面向硬件实现的64进制LDPC译码算法研究与性能评估

北斗三号全球卫星导航系统下行信号中使用了64进制低密度奇偶校验码(Low Density Parity Check,LDPC)作为主要的信道编码形式,64进制LDPC译码复杂度较高,为接收机译码模块的硬件实现带来了挑战.针对这一问题,在传统扩展最小和(EMS)算法的基础上面向接收机硬件实现,提出了一种优化的译码算法.该算法在校验节点的运算中应用了前向后向-检泡(FB-BC)流水线处理方案,并对校验节点-变量节点间的变量传递存储机制进行了优化,降低了译码复杂度和硬件资源开销.针对(200,100)(162,81)(96,48)(88,44)四种编码长度,开发了参数可配置的四合一译码模块,搭建了软硬件测试环境,对北斗三号64进制LDPC的性能进行了仿真评估,提出了满足接收机需求的译码参数组合.验证结果表明,译码模块主要硬件资源占用仅占FPGA(XC7K325T)的5％,在60 MHz时钟、5 bit量化、10次迭代时,译码增益可以达到7 dB,同时吞吐率优于50 ks/s,可满足北斗三号接收机使用需求.