高速流水线结构的大整数乘法器FPGA设计与实现

大整数乘法是密态数据计算中最为耗时的基本运算操作,提高大数乘法单元的计算速度在全同态加密机器学习等应用中尤为重要.提出了一种输入数据位宽为768 kbit的高速大整数乘法器设计方案,将核心组件64 k点有限域快速数论变换(NTT)分解成16点NTT实现,并通过算法分治处理,细化16点NTT的流水线处理过程.采用加法和移位来实现模减计算单元,并利用高效的无冲突地址生成算法完成数据交互,实现大整数乘法的高速化.该乘法器最后被部署在Altera Stratix-V FPGA开发板上,实验结果表明,电路工作频率为169.23 MHz,大整数乘法计算总体耗时0.317 ms.对比现有的硬件设计,在速度性能上有1.2倍至7.3倍的提升.