Proposta de Implementação Paralela do Método Naive Bayes em FPGA

Este trabalho propõe uma implementação em hardware do classificador Naive Bayes, tendo como objetivo o desenvolvimento de uma arquitetura totalmente paralela, que visa obter alta performance em termos de velocidade de processamento e consumo energético. O hardware proposto foi desenvolvido em Field Programmable Gate Array (FPGA) utilizando ponto fixo. Todos os detalhes da arquitetura desenvolvida são apresentados, incluindo informações referentes à taxa de ocupação dos recursos de hardware, tempo de processamento e consumo energético para uma FPGA Stratix V 5SGXMBBR3H43C3. Através dos resultados obtidos, foi realizada uma análise comparativa do modelo obtido com outros trabalhos do estado da arte. Com isso, foi possível concluir que a implementação obteve um desempenho similar ou superior a outros trabalhos na literatura.