基于MCML的鉴相器设计
Management & Technology of SME（2017）
摘要
论文设计了MCML反相器和带复位端的锁存器逻辑电路,基于SMIC 0.18标准CMOS工艺库,用HSpice对所设计的逻辑电路进行了仿真.用所设计的MCML逻辑单元设计了鉴相器模块,并进行了仿真.结果表明,与传统的CMOS鉴相器相比,所设计的鉴相器在1GB/s时钟信号、电源电压为1.8V的条件下功耗为1.648mW,有较小的死区和较高的精度.所设计的鉴相器可以用于高速全数字锁相环的设计.
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