VHDL除法运算可综合性分析与除法器设计

对用VHDL语言编写除法运算的可综合性进行了分析研究，从占用资源量和计算时延两个因素综合考虑，设计了整数除法器。除法器通过被除数与除数循环相减，对减法操作的次数进行记录，以此来确定每一位上的数值。对控制模块进行了时序仿真，运算结果准确。设计的除法器除数不受2的幂次限制，当两操作数差值小或除数大于被除数时，算法实现速度快，计算结果对保留小数的位数可任意设定。