高速宽带锁相环的相位噪声影响研究

介绍了一种高速宽带锁相环的架构设计和基本原理.设计了双压控振荡器结构,使得锁相环输出时钟信号的频率范围达到6.0～12.5 GHz.基于锁相环的线性模型,从理论上分析了各单元电路的相位噪声对总体输出相位噪声的影响.基于65 nm CMOS工艺,根据各单元电路相位噪声的典型数据,对锁相环的输出相位噪声和等效时钟抖动等参数进行了仿真.结果 表明,电荷泵、输入参考时钟、分频器、压控振荡器对整体输出噪声的贡献分别为35.8％、30.3％、18.3％、14.6％,环路滤波器对相位噪声贡献很小.锁相环的整体仿真结果显示,在各种工艺角下,锁相环的输出时钟信号频率均可达到12.5 GHz,高频输出相位噪声带来的时钟抖动均小于1 ps.