一种CMOS超高速主从式采样/保持电路
Microelectronics（2017）
Abstract
基于65 nm CMOS工艺,设计了一种新型的CMOS主从式采样/保持电路.采用全差分开环主从式的双通道采样结构,提高了电路的线性度.采用负电压产生技术,解决了纳米级工艺下电源电压低的问题.采用Cadence Spectre软件对电路进行仿真分析.仿真结果显示,在1.9V电源电压、相干采样下,当输入频率为1.247 5 GHz,峰-峰值为0.4V的正弦波信号,采样率为2.5 GS/s,负载为0.8 pF时,电路的无杂散动态范围(SFDR)为78.31 dB,总谐波失真(THD)为-75.69 dB,有效位为11.51位,可用于超高速A/D转换器中.
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