一种新型高精度DLL鉴相器设计

JI Rong,YingJie Feng,XianJun Zeng,CHEN Liang,Junfeng Zhang,Gang Luo

Tien Tzu Hsueh Pao/Acta Electronica Sinica（2009）

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摘要

本文从研究静态相位误差对DLL(Delay-Locked Loop)环路的影响入手,基于Hogge和Alexander结构鉴相器,设计了一款用于30相500MHz DLL的新型高精度鉴相器.与传统的线性鉴相器和二进制鉴相器相比,文中提出的新型鉴相器电路既具有理想线性鉴相器的特点,又解决了电荷泵开启死区的问题,消除了电流舵结构的电荷泵因电流失配带来的静态相位误差.对该鉴相器电路进行0.13μm CMOS工艺下的版图实现,版图之后的仿真结果显示:该鉴相器能正确鉴别1ps以上的相位延迟差,鉴相的精度高达0.18°,完全满足设计要求.

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关键词

phase detector,delay-locked loop,static phase error,clock phase,clock jitter

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