一种快速位同步的VHDL实现

Journal of Sichuan Normal University(Natural Science)（2006）

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摘要

阐述了一种基于VHDL实现的快速位同步方案,改进了传统的超前-滞后型数字锁相环(LL-DPLL)提取位同步信息的方法,使得同步捕捉时间极大地缩短,在最坏条件下位同步捕捉时间将比传统方法快数十倍.简要地分析了该位同步实现方案的各项基本性能,并以实验测试验证了设计原理.

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关键词

VHDL,Bit synchronization,CPLD,Lead-lag DPLL

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